Den 16. juni lokal tid åbnede det 2026 Symposium om VLSI-teknologi og -kredsløb, hvor Intel Foundry offentliggjorde den nyeste implementeringsstatus for sin Intel 18A-P proces og annoncerede tre avancerede forskningsresultater, der sigter mod langsigtet chip-skala.
Intel Foundry sagde, at Intel 18A-P er den første ydeevne-forbedrede iteration af Intel 18A procesfamilien og officielt er trådt ind i risikoproduktionsstadiet. Bygget på den grundlæggende Intel 18A procesplatform, har Intel Foundry bragt to kerne teknologier til markedet: gate-all-around GAA RibbonFET transistorer og backside power delivery BSPD PowerVia. Intel 18A-P er fuldt kompatibel med de eksisterende Intel 18A designregler, hvilket gør det muligt for kunderne at genbruge nuværende IP-biblioteker og designflows direkte. Ifølge tal, der blev offentliggjort på stedet, kan Intel 18A-P i forhold til den standard Intel 18A proces levere en 9% ydeevneforbedring ved samme effekt eller en 18% reduktion i effekt ved samme ydeevne, samtidig med at den optimerer nøglemetrikker som chipens termiske modstand og interlag via modstand.
Udover fremskridt i mature avancerede nodes implementering afslørede Intel Foundry også tre fremadskuende forskningsprøver på symposiet, der alle er designet til at støtte fortsat chip-skala i fremtidige teknologi generationer.
Den første er monolitisk CFET komplementær felt-effekt transistor teknologi. Intel præsenterede en vertikalt stablet CFET inverter med en øverste PMOS og nederste NMOS konfiguration, med en gate pitch på 45 nm. Denne vertikale arkitektur tilbyder en potentiel vej for yderligere logisk chiparealskalering ud over GAA transistorer. Relaterede testdata blev også inkluderet i de officielle VLSI tekniske dokumenter.
Den anden er en 300 mm wafer-niveau proces til monolitisk integration af galliumnitrid og silicium-baseret logik. Intel afsluttede en heterogen integrationsdemonstration på den samme wafer, der fremstillede GaN power-enheder og en silicium-baseret digital kontrolmodul indeholdende omkring 1.000 logiske porte på en enkelt 300 mm siliciumsubstrat. Ifølge virksomhedsmateriale kunne tilgangen muliggøre højeffektiv power-enheder og storskala digitale kontrolenheder at blive produceret inden for et samlet procesflow, hvilket reducerer multilayer emballeringskrav og eksterne forbindelsestab forbundet med diskrete chipløsninger, samtidig med at den generelle systemdesignkompleksitet for power IC'er sænkes.
Den tredje er en subtraktiv ruthenium interconnect teknologi med integrerede luftlommer. Sammenlignet med konventionelle kobber interconnect ordninger, der anvendes bredt i branchen, kan ruthenium interconnect kombineret med luft-gap isolation reducere linjens parasit kapacitans med op til 35% og betydeligt forbedre chipens driftfrekvens. Teknologien har til formål at hjælpe med at løse RC forsinkelsesflaskehalse forårsaget af fortsat interconnect skalering i avancerede procesnoder.