For HPC-chipemballageteknologi har TSMC foreslået en ny avanceret SoIC (SystemonIntegratedChips) 3D-emballageteknologipapir i VLSI Technology and Circuits Symposium (2019SymposiaonVLSITechnologies & Circuits) i juni 2019; gennem tætheden af stødende stød kan du forbedre den samlede driftshastighed mellem CPU / GPU-processoren og hukommelsen.
Generelt forventes det, at det fortsætter med at udvide sig gennem SoIC-emballageteknologi, og som en ny løsning for TSMCs avancerede emballage i bagenden af InFO (Integrated Fan-out) og CoWoS (Chipon Waferon Substrate).
3D-emballage forbedrer HPC-produktiviteten med lodrette stabling og miniature-volumenmetoder
På grund af gennembrudet i halvlederudviklingsteknologi og krympningen af komponentstørrelse, skal udviklingen af HPC-chipemballage overveje det nødvendige volumen til emballering og forbedring af chippræstation. Derfor er den fremtidige udviklingstendens for HPC-chipemballageteknologi i tillæg til den eksisterende fan-out type. Ud over wafer-level-pakken (FOWLP) og 2.5D-pakken vil udviklingen af den mere vanskelige 3D-emballageteknologi være målet.
Den såkaldte 3D-emballageteknologi er hovedsageligt at forbedre beregningshastigheden og kapaciteten for AIs HPC-chip ved at forsøge at integrere HBM-båndbreddehukommelse og CPU / GPU / FPGA / NPU-processorer med high-end TSV (Siliary Perforation) -teknologi. Samtidig stables de to lodret sammen for at reducere hinandens transmissionsvej, fremskynde behandlingen og driftshastigheden og forbedre arbejdseffektiviteten af den samlede HPC-chip.
TSMC og Intel introducerer aktivt 3D-emballage, hvilket vil føre til, at OEM-emballage- og testanlægget følger op
I henhold til den nuværende 3D-emballageteknologi, da processoren og hukommelsen i HPC-chippen skal stables lodret, er udviklingsomkostningerne meget højere end de andre to pakketeknologier (FOWLP, 2.5D-pakke), og procesproblemet er mere kompliceret . Udbyttet af det færdige produkt er lavt.
På nuværende tidspunkt er de nyeste resultater inden for 3D-emballageteknologi blevet annonceret. På dette trin er TSMC udover halvleder-OEM-produktionslederen den mest aktive. Det har meddelt, at det forventes at introducere 3D-pakningsteknologier som SoIC og WoW (WaferonWafer) i 2020 og IDM OEM Intel. Det foreslår også 3D-emballagekonceptet for Foveros, som vil stå over for emballagemarkedet for efterfølgende processorer og HPC-chips i anden halvdel af 2019.
Da halvlederlederstøberi-producenter og IDM-anlæg fortsat investerer i F & D-ressourcer til 3D-emballageteknologi, vil de også føre en anden bølge af 3D-emballage og testteknologi. Det antages, at OEM-emballage og testfabrikker (såsom ASE, Amkor osv.) Også vil styrke deres indsats. Udviklingstendensen for denne bølget 3D-emballageteknologi.